触发器的Q端输出作为时钟,怎么约束

Viewed 42

对于设计中将数据作为时钟的情况,由于这个数据的输出是一个触发器的Q端输出的,所以这是一个时序终点。那么它的下游就会认为该点没有创建时钟。而这个数据是在工作的某些情况下才会产生周期性脉冲,周期性脉冲的周期也是可变的。也就是通过这个数据周期性脉冲去驱动下游逻辑。

那么在这个数据的输出Q端是否需要创建时钟,如果创建时钟的话,则无法和它真正的情况相符,因为脉冲周期可变。不创时钟的话,后续的逻辑PT无法分析。

1 Answers

我觉得是需要创建generated_clock,时钟的频率可以按最快的来检查。