vcs默认的timescale是1s/1s

做了一个实验，RTL如下：

module test();

  reg clk;
  
  initial begin
    clk = 0;
    repeat(10)
      begin
        #10 clk = ~clk;
      end
  end

  initial
    begin
      $dumpfile("test.vcd");
      $dumpvars(0, test);
    end
  
endmodule

用命令vcs -full64 -sverilog -debug_all -R test.v，部分log如下：

Parsing design file 'test.v'
Top Level Modules:
       test
No TimeScale specified
...
../simv up to date
...
           V C S   S i m u l a t i o n   R e p o r t 
Time: 100

可见仿真时间停在了100秒。

再开波形确认一下：

vcs默认的timescale是1s/1s

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