代码a=b&~b
综合出来的电路是啥样的啊
做了一个实验,RTL如下:
module test
(
input wire b,
output wire a
);
assign a = b & ~b;
endmodule // test
综合结果如下:
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// Created by: Synopsys DC Expert(TM) in wire load mode
// Version : O-2018.06-SP1
// Date : Tue Jan 17 21:00:17 2023
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module test ( b, a );
input b;
output a;
assign a = 1'b0;
endmodule