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前端设计

31 Questions
异步fifo要是接入的读写时钟相同 ，这种设计会出错吗
ExASIC1
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design
集成内部ip的parameter仿真时候如何在环境中改掉
ExASIC1
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design
什么是存内计算？
ExASIC1
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design
有什么办法可以在SOC里 抓出某一个register的path
ExASIC1
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design
怎么用两个1k深度sp sram，搭一个1k深度的双口sram呢
ExASIC1
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design
请教个问题为啥子axi总线读通道是2个，为啥不是像写通道搞3个？
ExASIC1
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design
有人了解sg2042的核是用的算能自研的微结构么
ExASIC1
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design
matlab算法移植到FPGA有什么好的方法
ExASIC1
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算法 design
DFF的reset和set哪个优先级高
ExASIC1
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design
用sv做设计的公司多吗
ExASIC1
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systemverilog design