design

前端设计

31 Questions
在fifo的输入输出位数不一致的情况下，可以修改数据的顺序的吗？
ExASIC1
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design
为什么dff有时候采时钟沿之前，有时候采之后？
ExASIC1
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design
可以对reg信号assign吗？
ExASIC1
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design verification
verilog中的case到底是并行的还是串行的，有优先级吗？
ExASIC1
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design
请问riscv f对于非规格化数是怎么支持的
ExASIC1
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riscv design
请教大佬们一个问题，数据帧格式，这个帧头和帧尾有啥讲究吗
ExASIC1
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design
有哪些方法可以降低功耗？
ExASIC1
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lowpower backend design
post mask eco时，为什么conformal还会删cell啊，这不就动到了base layer了吗?
ExASIC1
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eco design
车规芯片设计或者验证，有没有书籍？
ExASIC1
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iso26262 design verification
PT静态时序分析时fix_eco_timing怎么设置可自动修复时钟源直接扇出到输出的时序违例呢？
ExASIC1
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sta eco design