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61 Questions
用synplify做fpga综合，然后把综合后的.vm文件做vcs仿真，端口全是高阻。有人遇到过吗
ExASIC1
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VCS仿真可以用simprofile分析耗时，xrun用哪个开关呢
ExASIC1
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spi vip做为master读操作产生的的数据怎么获取呢
ExASIC1
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vip uvm verification
哪些情况下RM会出现伪PASS
ExASIC1
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verification
verdi中某些struct中信号显示是NF是啥原因
ExASIC1
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verification verdi
VCS三步法用的公司多不多
ExASIC1
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vcs verification
有没有比较好的regression环境
ExASIC1
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script verification
kdb has been updated by other process问题
ExASIC1
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verification verdi
什么是systemrdl？
ExASIC1
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design verification
怎么看sdf文件的版本
ExASIC1
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backend verification