IC技术圈问答
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验证
98 Questions
systemverilog中创建新的class对象有哪些方法
验证芯发现
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asked Nov 14, 2023
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37
systemverilog
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有没有什么直接kill在run的sequence的办法?
小助手
89
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asked Nov 14, 2023
0
1
46
uvm
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前仿时加不加xprop,xmerge与tmerge什么区别
小助手
89
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asked Nov 14, 2023
0
2
70
vcs
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有没有什么好方法来debug后仿的不定态
小助手
89
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asked Nov 14, 2023
0
0
21
postsim
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如何查看testbench中所有被force的信号
验证芯发现
1
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asked Nov 8, 2023
0
1
46
eda
systemverilog
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systemverilog中的结构体中可以像C++一样定义函数吗?
验证芯发现
1
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asked Nov 6, 2023
0
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38
systemverilog
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验证中,如何检测多个时钟之间同相位
验证芯发现
1
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asked Nov 1, 2023
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0
38
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时钟复位模块除了动态仿真还有什么好的验证方法
Jacob
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asked Oct 27, 2023
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我是刚入门的小白,想知道在看完一遍绿皮书之后应该做些什么?
djdi
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asked Oct 25, 2023
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verdi 同一个hierarchical下的信号,为什么有的信号有波形,有的显示为NF?
小助手
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asked Oct 25, 2023
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147
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verdi
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(current)
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