IC技术圈问答
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验证
98 Questions
sv的tb中如何在时钟周期(a,b)的范围内产生随机时钟
小助手
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asked Mar 31, 2023
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xrun混仿verilog和vhdl时fsdb里没有vhdl的波形?
小助手
89
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asked Mar 31, 2023
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142
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sv里的函数调用时不需要返回值怎么处理
小助手
89
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asked Mar 31, 2023
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53
systemverilog
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rtl怎样加密,加密后可以直接仿真?
小助手
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asked Mar 26, 2023
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294
加密
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仿真Makefile里的命令怎么传到tb里呢
小助手
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asked Mar 14, 2023
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138
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vcs编译生成的csrc目录怎么指定?
小助手
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asked Mar 14, 2023
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244
vcs
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simvision的字体如何更改
小助手
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asked Mar 14, 2023
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238
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为什么verdi看有的模块状态机就能显示字符串,有的模块只能显示值吗
小助手
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asked Mar 11, 2023
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153
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verdi
force可以把一个信号force成另一个信号不
小助手
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asked Mar 11, 2023
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84
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vcs仿真时卡在0时间,怎么debug?
小助手
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asked Mar 11, 2023
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